中国能否自主CoWoS封装及国产工艺发展

台积电

当前以TSMC（台积电）CoWoS为典型的方案，多是用较为经济的价格与良率来达成异构器件的拼接或堆叠封装的，就像经典GPU芯片构造那样，要是没有CoWoS结构，HBM（高带宽内存）在芯片上都没处安置。如标题所示，本文仅从厂商分类视角讲讲CoW+WoS封装的国产化现状。全球现有的CoWoS产能供应商可分为以下几类：一是台积电（TSMC）的CoWoS；二是由台积电制造晶圆和前道interposer（也就是CoWoS里的CoW部分，包含堆叠与互连操作），然后交给自家封装厂（像闲置的InFO产能）或者合作的第三方外包半导体封装测试（OSAT）封装厂去完成on Substrate，也就是封装到基板上这一环节；三是能够委托联华电子（UMC）或者格芯（GF）生产interposer，之后再送到安靠（Amkor）或者日月光等OSAT生产线，委托其完成WoS部分；四是三星（Samsung）的I - Cube/H - Cube和英特尔（Intel）的Foveros，这两家都能进行全栈CoWoS交付；五是国内也具备一部分CoWoS能力，不过基本上都是CoW与WoS的工艺对接。国产化的CoWoS封装厂商里，我很关注盛合晶微和通富微。盛合晶微属于华为合作体系，负责华为昇腾和鲲鹏芯片的先进封装，以前是长电/中芯的合作厂，现在由华为主导。这两家都做Chiplet封装，也兼顾前道interposer的生产。通富微在国内与海外皆设有厂区。之前有传闻称AMD MI300 CoWoS的封装代工将交给通富微，后来证实为误传。实际是AMD曾打算把封装的bumping工序交给通富微（槟城工厂），但最终未达成合作，通富微主要服务于国内。盛合晶微和通富微现在都存在一些良率问题，提升良率是个缓慢的过程。

实际上，相较于其他制造工序，CoWoS的技术门槛并非极其前沿。其关键在于要确保在高微缩制程下能有高良率，因为在封装环节，如果产品不良率或失效率较高，那么堆叠连接的HBM等器件就会遭受无法挽回的损失。目前能兼顾较高工艺节点与良率的只有台积电。仅就CoW+Wos的产能来说，全球能有很多产能（尤其是WoS厂商），但适用于先进计算芯片的工艺和良率的产能却不多。工艺是造成上述良率门槛的原因，就以WoS良率来说，其难点关键在于封装的中介层尺寸必须严格受限，也就是说Si interposer的面积要大于其上面两个甚至更多个die的尺寸总和。不过随着这个尺寸不断增大，CoWoS - 5甚至采用一种2 - way lithography stitching approach技术让interposer尺寸能够扩展到2500mm?（接近3倍掩模版极限，第6代CoWoS尺寸甚至接近4倍掩模版极限），这样一来随之产生的工艺风险便是，晶圆边缘会出现扭曲、接角会有垂直凸变的情况，从而造成封测后产品不良。台积电的CoWoS工艺经过了10多年的磨合，积累了众多技术诀窍，才达到如今可靠的高良率。

对于像Amkor、日月光这类的OSAT专业封装厂而言，工艺良率提升缓慢，其中一个因素是与前段interposer分开制造。CoW+WoS这种产业链分工虽然合理，不过要提高二者共同产出的良率，就要求两家的工艺同步发展。在国内，interposer大多由中芯国际（SMIC）制造，然后再交给OSAT专业封装厂进行WoS封测；要是无法得到中芯国际制造的interposer，也可以委托联华电子（UMC）或者格芯（GF）代工。当前，中芯国际的interposer虽然达不到3nm，但可以用7nm来替代；并且中芯国际的先进封装工序已经独立出来，由子公司负责运营。能够独立完成较高工艺节点、达到较高良率的一条龙全栈CoWoS的厂商，只有台积电（TSMC）、三星（Samsung）和英特尔（INTC）（Logic die+interposer+CoWoS）。未来或许全球多数2.5D封装会采用前道 - 后道合作模式。前道Fab提供中介层做CoW，后道有载板的做WoS。而且，CoWoS会更多应用于其他场景，非移动设备里涉及AI - HPC的大部分未来产品都要依靠CoWoS封装。从目前情况看，在2.5D/3D封装方面，Foundry比OSAT更具优势。Yole有一组数据：在未来数年，先进封装整体的复合增速将达40%，3D封装增速会超100%；数年后，近40%的HBM将基于混合键合封装，硅光高速互连也会融入混合封装。所以，前面提到的国内几家CoW、TSV/HB厂商的潜在市场规模巨大，期望它们能有成熟良率并进军海外市场。